<div dir="ltr"><div>Forwarding to KDE list, too.</div><div><br></div><div><br><div class="gmail_quote"><div dir="ltr" class="gmail_attr">---------- Forwarded message ---------<br>Feladó: <b class="gmail_sendername" dir="auto">Zoltan Padrah</b> <span dir="auto"><<a href="mailto:zoltan.padrah@gmail.com" target="_blank">zoltan.padrah@gmail.com</a>></span><br>Date: 2021. jan. 17., V, 20:58<br>Subject: Re: [Ktechlab-devel] Floating idea Schematic to Verilog for SOC's with analog and/or FPGA alongside.<br>To:  <<a href="mailto:ktechlab-devel@lists.sourceforge.net" target="_blank">ktechlab-devel@lists.sourceforge.net</a>><br></div><br><br><div dir="ltr"><div dir="ltr"><br></div><br><div class="gmail_quote"><div dir="ltr" class="gmail_attr">Alan Grimes via Ktechlab-devel <<a href="mailto:ktechlab-devel@lists.sourceforge.net" target="_blank">ktechlab-devel@lists.sourceforge.net</a>> ezt írta (időpont: 2021. jan. 17., V, 9:18):<br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">WADE MAXFIELD wrote:<br>
>   Is there any support for developing KtechLab schematic to Verilog outputs for PSoC family (or even embedded FPGA)  so that we can do visual design (for small projects)? <br>
><br>
>  I have thick skin, so feel free to flame away.  Everyone has an opinion, and everyone’s opinion is correct, when taken in the context in which it is given.<br>
<br>
I like the idea. I've been out of the ktechlab loop for 10+ years<br>
beacause of version miss-matches with my local machine.<br>
<br>
FPGAs are definitely on the rise, Intel has bought Altera and AMD is<br>
looking to buy Xilinx and both are likely to add reconfigurable cores to<br>
their processors and/or bring them into more mainstream products,<br>
designing efficient code for these will be an increasingly important<br>
area of development.<br>
<br></blockquote><div><br></div><div>Yes, I've read about that, too. I'm curious what will come out of these.<br></div><div> </div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">
If i remember the architecture of this program at all at this point, it<br>
would be a new document type that would be added to a project. I'm not<br>
sure how scalable that will be as a FPGA can have millions of gates. A<br>
few thousand gates, sure, but millions, that requires a higher level<br>
approach..<br>
<br></blockquote><div><br></div><div>You mean to program FPGAs directly from KTechLab ? Then probably yes, but probably we can get away with running generic script. The toolchains for FPGAs are generally closed-source (maybe only ICE40 has open-source toolchain?).</div><div><br></div><div>I think that for simulating Verilog, there is no need to synthesise for a FPGA and load the RTL. Just process for simulation (hopefully with a library..) Then I guess there shouldn't be issue with scalability. Maybe I'm wrong?</div><div><br></div><div><br></div><div>Best regards,</div><div><br></div><div> Zoltan</div><div><br></div><div><br></div> <blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">
-- <br>
The vaccine is a LIE. <br>
#EggCrisis     <br>
The Great Reset<br>
Powers are not rights.<br>
<br>
<br>
<br>
_______________________________________________<br>
Ktechlab-devel mailing list<br>
<a href="mailto:Ktechlab-devel@lists.sourceforge.net" target="_blank">Ktechlab-devel@lists.sourceforge.net</a><br>
<a href="https://lists.sourceforge.net/lists/listinfo/ktechlab-devel" rel="noreferrer" target="_blank">https://lists.sourceforge.net/lists/listinfo/ktechlab-devel</a><br>
</blockquote></div></div>
</div></div></div>